等離子體在半導體后端清洗的原理應用

雖然晶體管極長（小特征尺寸）的尺寸縮放帶來了巨大的收益，但相關金屬互連的特征尺寸向納米級的演化導致電阻電容 (RC) 延遲增加，這會影響邏輯的整體性能的芯片。此問題是由于金屬化層中的電阻 (R) 增加以及介電材料的電容所致引起的共同作用。

然而，盡管銅具有高導電性和強大的抗電遷移能力，但它很容易氧化并擴散到體硅和電介質中，從而導致器件性能下降。因此，通常在銅沉積之前鍍金屬（例如 Ta 或 TaN）阻擋層，以大限度地減少 Cu 擴散并增強 Cu 與低 k 電介質之間的粘附力。

因此，通常需要在沉積的 Cu 上覆蓋一層介質阻擋層（如 SiN、SiCNH），以保護層間介質（ILD）并確保各金屬化層的一致性。此外，由此產生的介電勢壘-Cu 界面已被確定為后端互連中電遷移的主要途徑，其中經常觀察到覆蓋材料的附著力差和分層。因此，獲得干凈的界面以及銅與阻擋層之間的牢固結合對于降低接觸電阻并平衡電遷移和相應的應力至關重要。

已發(fā)現(xiàn)在沉積電介質阻擋層之前清潔銅表面特別具有挑戰(zhàn)性，因為它涉及從現(xiàn)有化學機械平面化 (CMP) 工藝中去除表面氧化物、腐蝕抑制劑和其他有機污染物，并大限度地減少對銅表面的損害多孔低 k 介電層。